超前进位加法器

在平行加法器中,当被加数和被加数的所有位必须同时可用时,两个数的二进制相加就开始了。在并行加法器电路中,每一级全加法器的进位输出都与下一级高阶进位输入相连,因此也称为纹波进位式加法器。

在这种加法器电路中,在输入进位出现之前,不可能产生任何阶段的和和进位输出。所以在加法过程中会有相当大的时间延迟,称为进位传播延迟。在任何组合电路中,信号必须通过门传播,才能在输出端子上得到正确的输出和。

4位加法器

如上图所示,当输入信号被加到对应的全加法器上时,其和S4就产生了。但是进位输入C4在其最终稳定状态值上不可用,直到进位c3在其稳定状态值上可用。类似地,C3依赖于C2 C2依赖于C1。因此,进位必须传播到所有阶段,以输出S4和进位C5确定它们的最终稳态值。

传播时间等于典型门的传播延迟乘以电路中的门电平数。例如,如果每个全加法器阶段都有20n秒的传播延迟,那么S4将在80n (20 × 4)秒后达到最终的正确值。如果我们为了添加更多的比特而扩展阶段的数量,那么这种情况就会变得更糟。

所以在并行加法器中添加的比特数的速度取决于进位传播时间。然而,信号必须在给定的足够时间通过门传播,以产生正确或期望的输出。

下面是在并行加法器中获得高速以产生二进制加法的方法。

  1. 通过使用更快的门,减少延迟,我们可以减少传播延迟。但是每个物理逻辑门都有一个能力限制。
  2. 另一种方法是增加电路复杂度以减少进位延迟时间。提高并行加法器的速度有几种方法,其中一种常用的方法是利用前移进位加法原理消除级间进位逻辑。

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超前进位加法器

进位前向加法器是一种快速的并行加法器,它减少了复杂硬件的传播延迟,因此成本较高。在此设计中,将加法器固定位组上的进位逻辑简化为两层逻辑,这只不过是纹波进位设计的一种变换。

该方法利用逻辑门来查看加数和加数的低阶位,以判断是否产生高阶进位。让我们详细讨论一下。

完整的加法器

真值表

考虑上面所示的全加法器电路和相应的真值表。如果我们定义两个变量为进位生成Gi和进位传播Pi,

P=一个⊕B

i = Ai Bi

求和输出和进位输出可以表示为

Si = π⊕Ci

Ci +1 = Gi + Ci

Gi是进位生成当Ai和Bi都是1时不管输入进位是多少。Pi是一个携带繁殖,它与携带从Ci到Ci +1的繁殖有关。

4级进位前移加法器中每级进位输出布尔函数可以表示为

C1 = G0 + P0 Cin

C2 = g1 + p1 c1

= G1 + P1 G0 + P1 P0 Cin

C3 = g2 + p2

= G2 + P2 G1+ P2 P1 G0 + P2 P1 P0 Cin

C4 = g3 + p3

= G3 + P3 G2+ P3 P2 G1 + P3 P2 P1 G0 + P3 P2 P1 P0 Cin

从上面的布尔方程我们可以看出,C4不必等待C3和C2的繁殖,但实际上C4是与C3和C2同时繁殖的。因为每个进位输出的布尔表达式都是产品的和,所以可以用一层AND门和一层OR门来实现。

为进位-前移进位生成器的每个进位输出(C2, C3和C4)实现三个布尔函数,如下图所示。

前向加法器的逻辑图

因此,可以使用进位前移方案实现一个4位并行加法器来提高二进制加法的速度,如下图所示。在这种情况下,每个和输出都需要两个Ex-OR门。第一个Ex-OR门产生Pi变量输出,而and门产生Gi变量。

因此,在两个门关卡中,所有这些P和G都被生成。前移进位发生器允许所有这些P和G信号在进入稳定状态后传播,并以两级门的延迟产生输出载波。因此,输出S2到S4的和具有相等的传播延迟时间。

4位并行加法器

它也可以构造16位和32位并行加法器,通过将4位加法器的数量与进位逻辑级联。一个16位进位前移加法器是由4个4位加法器级联而成的,有两个门延迟,而32位进位前移加法器是由两个16位加法器级联而成的。

在16位进位前移加法器中,得到C16和S15分别需要5和8门延迟,这比级联的4位进位前移加法器块中C16和S15分别需要9和10门延迟要小。同样,在32位加法器中,C32和S31需要7和10门延迟,如果32位加法器是由8个4位加法器实现的,那么对于相同的输出,7和10门延迟要小于18和17门延迟。

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超前进位加法器电路

高速进位前瞻加法器集成在集成电路在不同的位配置由几个制造商。有几个单独的进位发生器集成电路是可用的,所以我们必须与逻辑门连接来执行加法操作。

典型的进位前馈发生器IC是74182,它接受四对有源低携带传播(如P0, P1, P2和P3)和进位生成(Go, G1, G2和G3)信号和有源高输入(Cn)。

它提供了活跃的高载波(Cn+x, Cn+y, Cn+z)跨越四组二进制加法器。该集成电路还促进了其他水平的前瞻性主动低传播和进位产生输出。

IC 74182提供的逻辑表达式如下

由IC 74182提供的逻辑表达式

IC74182

另一方面,许多高速加法器集成电路将一组全加法器与进位前瞻电路相结合。这种集成电路最常用的形式是74LS83/74S283,它是一个4位并行加法器高速集成电路,包含四个相互连接的全加法器和一个进位前视电路。

这种类型集成电路的功能符号如下图所示。它接受两个4位数字A3A2A1A0和B3B2B1B0,输入进位Cin0到LSB位置。该IC产生输出和位S3S2S1S0和进位输出Cout3到MSB位置。

74年ls283

通过级联两个或多个并行加法器,我们可以执行较大的二进制数的加法,如8位、24位和32位的加法。

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