设计JK触发器

介绍

JK触发器以发明IC的电气工程师杰克·基尔比的名字命名,之所以称其为通用可编程触发器,是因为使用其输入J、K预置和Clear,就可以模仿任何其他触发器的功能。

JK触发器是SR触发器的修改,没有非法状态。其中J输入类似于SR触发器的SET输入,K输入类似于SR触发器的RESET输入。JK触发器的符号如下所示。

.JK框图

JK触发器逻辑图

JK触发器逻辑图如下图所示。如前所述,JK触发器是SR触发器的改进版本。逻辑图由三个输入与非门代替SR触发器的两个输入与非门组成,输入由S和R的J和K代替。

JK翻转的设计——失败是这样三个输入一个与非门J,时钟信号和反馈信号从问的和其他的三个输入NAND K,时钟信号和反馈信号从问:这种安排消除了不确定的状态在SR flip -失败。

jk

真值表

4

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操作

  • 情况1:当输入J和K都是LOW时,Q返回之前的状态值,即它保存之前的数据。

当我们对J K触发器施加一个时钟脉冲,而J输入是低的,那么不管其他的与非门,与非门1输出变成高。同样,如果K输入低,那么NAND门2的输出也是高的。因此,输出保持在相同的状态,即没有改变的状态触发器。

  • 情形2:当J为LOW, K为HIGH时,触发器将处于Reset状态,即Q = 0, Q ' = 1。

当我们对J K触发器施加一个时钟脉冲,输入为J低K高时,与J输入相连接的与非门的输出变为1。然后Q变成0。这将再次将触发器重置为之前的状态。所以Flip flop将处于RESET状态。

  • 情形3:当J为HIGH, K为LOW时,触发器将处于Set状态,即Q = 1, Q ' = 0

当我们对J K触发器施加一个时钟脉冲,输入为J高K低时,与K输入相连接的与非门的输出变为1。然后Q '变成0。这将设置触发器与高时钟输入。所以Flip flop将处于SET状态。

  • 情形4:当输入J和K都是HIGH时,触发器处于Toggle状态。这意味着输出将补充前一个状态。

真值表

JK触发器真值表如下所示。

jkff

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JK触发器的竞赛状态

对于jk触发器的高输入,只有较低的与非门被互补的输出触发,即Q和Q '。因此,当高输入连接到触发器时,在任何时刻,一个门被启用,而其他门将被禁用。如果上门为disabled状态,则驱动触发器到SET状态,稍后当下门为enabled时,将驱动触发器到RESET状态,从而导致输出的切换。这将导致在J - K触发器的竞赛状态。

避免赛车状况的步骤
  1. 我们可以通过设置小于触发器传播延迟的时钟接通时间来避免竞争环境。可以通过边缘触发来实现。
  2. 通过让触发器切换一个时钟周期。在主从J - K触发器中引入了这一概念。

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主从JK触发器

主从J - K触发器是一个“同步”设备,允许数据通过与时钟信号的时间。主从触发器由两个串联的时钟触发器组成,它们隔离了输入和输出,因此有了术语“主从”。主从型JK触发器除了可以消除普通JK触发器的争圈问题外,还可以模仿SR触发器、时钟触发器、D触发器和Toggle触发器的功能。从触发器的Q和Q的输出反馈到主触发器,主触发器的输出作为从触发器的输入之一连接到主触发器。
当时钟输入高时,主站是活动的,从站是不活动的。根据输入的不同,主触发器的输出被设置或重置,而从触发器的输出不被改变,因此它保持在之前的状态。当从触发器在低时钟输入变为活跃时,从触发器的输出发生变化。当时钟高时,主触发器的输出被暂停,因为从触发器在这段时间内是不活动的。当时钟低时,主触发器的输出被从触发器看到并传递给输出。从触发器的输出是主-从触发器的最终输出。最终输出在时钟脉冲结束时可用。

建设

主从JK触发器是两个SR触发器的级联组合,从触发器的输出反馈到主从触发器的输入。主从触发器电路如下图所示

新
正向时钟脉冲应用于主触发器,在应用于从触发器之前将其倒转,即在正跃迁期间主触发器是主动的,而在负跃迁期间从触发器是主动的。在时钟正边缘期间,输入J和K的数据被传递给主触发器,并一直保持到时钟发生负边缘跃迁。然后数据或信息被传递到从触发器,这里的输出被收集。

一个带有两个JK触发器的主从JK触发器的符号表示如下。

主从JK触发器的符号表示

主从JK触发器的真值表以及预设的、清晰的输入如下图所示。

真值表

当时钟输入较低时,主触发器的两个输入即J和K输入对主从触发器的输出没有影响。

时钟输入高时

  • 如果J低,K低:状态无变化。
  • 如果J是低的,K是高的:主从触发器将处于复位状态。
  • 如果J高,K低:主从触发器处于设置状态。
  • 如果J为高,K为高:切换状态。
时间图

罗琳女士时机

输入脉冲的宽度可以小于或大于触发器的传输延迟,不影响输出状态。但在不违反设置和保持时间的情况下,时钟正边缘处输入J和K的值会影响主从触发器的输出状态。

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应用程序

JK型触发器是数字电子学中应用最广泛的触发器之一。亚博最新官网网址这是因为它们的通用可编程特性。
JK触发器的一些应用包括
•移位寄存器
•频率分规
•切换应用程序
•并行数据传输
•串行数据传输
•二进制计数器
•序列检测器

JK触发器的应用之一是开关。下面对此进行解释。

JK触发器开关

当我们将一个时钟信号应用到JK触发器时,输入时钟信号的正转换使当前状态输出的开关成为可能。此使能条件不会在时钟信号的整个正周期中继续。触发器的J和K输入不能引起时钟脉冲的跃迁。但正跃迁时的输入值将根据它们的值决定输出。这是JK触发器的应用之一。时钟上正向过渡的JK触发器的输出行为如下图所示

时间图

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